科技立委葛如鈞．寶博士 (@dr.juchunko) on Threads

當然沒問題！以下用繁體中文簡單講解Verilog寫8位除4位可合成除法器的基本方法： 1. **不能用 / 運算子**：硬體可合成邏輯不能直接用「/」，要用移位和減法實作「除法」。 2. **流程**：用移位減法（restoring division）法。8位被除數A，4位除數B，最後得4位商、4位餘數。 3. **範例架構**： ```verilog module divider8_4( input clk, input rst, input [7:0] dividend, input [3:0] divisor, output reg [3:0] quotient, output reg [3:0] remainder, output reg done ); // 內部暫存器與計數器 // 實作移位減法邏輯 // 每個時脈週期跑一個bit endmodule ``` 4. **建議**：可參考[這份教學](https://hackmd.io/@paulbo/Hyq4K9J3n)或搜尋「Verilog restoring divis...

www.threads.com · Threads